Fragen zu Speicherberechnungen

[der_tommy]

hi,

wir nehmen in der Beruffschule gerade Speicherberechnungen durch und ich verstehe selbst einige Dinge nicht recht.

Also die Sache mit den Adressleitungen ist klar und auch logisch. Habe ich 24 Adressleitungen so kann ich 2^24 also 16 MB Speicher insgesamt adressieren. Doch sind die Anzahl der Adressleitungen auch mit der Breite des Datenbusses gleich zu setzen ? Also wenn ich einen 8 Bit breiten Datenbus habe, sind das dann 8 Adressleitungen ?

Ich kann beispielsweise eine Frage in folgender Form nicht beantworten:

Wieviel Adressleitungen werden bei einem 512 MB Modul benötigt, wenn es einen 64 Bit breiten Datenbus besitzt ?

Grüße,

der_tommy

[Hodata]

Hallo,

du kannst Fragen stellen...

also...

ab dem 80386 DX Prozessoren (SX -> 24 Bit) bis zum P5/P54C ist die Adressleitung 32 Bit breit, das müßten 4GB sein.

ab P pro bis PIII ist der Adressbus 36 Bit breit, also 2^36.

der PIV soll nun 64 Bit haben, das kann ich jedoch nicht genau sagen.

Der Datenbus ist ab P5 64 Bit breit.

"Wieviel Adressleitungen werden bei einem 512 MB Modul benötigt, wenn es einen 64 Bit breiten Datenbus besitzt ?"

Diese Frage ist schlichtweg gegenstandslos => Unfug

Die Frage lautet doch eher:

Wieviel Speicher kann mit einem PIII maximal verwaltet werden und wovon hängt die tatsächliche Obergrenze an RAM ab?

...aber das ist schon wieder eine andere Geschichte...

[Manne]

@der_tommy

Wieviel Adressleitungen werden bei einem 512 MB Modul benötigt, wenn es einen 64 Bit breiten Datenbus besitzt ?

[nic_power]

Naja, die simple Antwort lautet: Um 64 Datenbits auszulesen benoetigst Du auch 64 Datenleitung (Die Anzahl der Adressleitung ist da eher unerheblich). Eine wirklich "richtige" Antwort gibts allerdings nicht so ohne weiteres, da es unterschiedliche Moeglichkeiten gibt die Daten aus dem RAM auszulesen.

Bei modernen Prozessoren/Caches wird beispielsweise mit groesseren Bussen gearbeitet, um die CPUs ueberhaupt mit Instruktionen versorgen zu koennen. HPPA-Prozessoren (8700) arbeiten mit einem 128Bit Datenbus beim Zugriff auf den I-Cache, um der CPU die 4 Instruktionen die pro Takt abgearbeitet werden koennen bereitzustellen.

Nic